Ch.5 행위 수준 모델링 조합회로 모델링 Level Trigger회로의 입력 신호 모두 나열@(*) 함축적 감지 신호 사용 가능 ← 모든 입력 감시module or2 (input a, input b, output out); reg out; always @(a or b) begin // always @(a, b) if (a == l'bl II b == l'bl) out = l'bl; else out = l'b0; endendmodule  순차회로 모델링 Edge Trigger동기식(synchronous) : 클록 신호만 포함비동기식(asynchronous) : 클록 신호, set, reset 신호 포함신호의 안정성 면에서는 동기식이 더 좋다고 할 수 있음(비동기식 : 클럭 신호와 set ..

Ch.1 Verilog HDL 기본HDL(Harware Description Language) : 하드웨어 기술 언어111  특징특정 소프트웨어에 종속되지 않음회로 합성 및 검증RTL 모델링을 통한 디지털 시스템의 설계에 사용 → 게이트 수준 회로로 변환  HDL 기반 시스템 반도체 설계 과정  수 표현 : 2가지 형식[형식 1]0~9의 숫자를 사용한 일반적인 10진수 표현+, - 기호 사용 가능 [형식2][size-constant]상수 값의 비트 수를 나타내는 상수로서 이 아닌 unsigned 10진수 사용된다. 생략되면 비트 수가 지정되지 않은 unsized 수가 되며 32비트로 표현된다.base-format으로 지정된 밑수에 적합한 숫자로 구성되어야 한다.ex) a = 3;'base.format밑수..