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[VerilogHDL] RISC-V 기본, RV32I R-Type, IL-Type
Study2024.06.18 01:22[VerilogHDL] RISC-V 기본, RV32I R-Type, IL-Type

1.  RISC-VRV32I(Base Integer Instruction Set)를 구현해보자.→ 곱셈, 나눗셈 연산이 없는 정수형 명령어 세트  Instruction 구조(1) : RV32I의 Register File : 32개의 레지스터(2) : 명령어 구조는 32bit 고정(RISC의 특징), R ~ J-Type 구조가 있다. 각 명령어 레지스터에 대한 프로그래밍 권장사항(의미부여) → 굳이 안따라가도 되지만 이런식으로 가이드가 정해져있다.   2.  CPU 기본 모듈ALURegister FilePC(Program Counter) RegisterInstruction이 실행할 위치(Instruction Memory)를 가지고 있는 RegisterInstruction MemoryData Memory  ..

[FullCustomIC] MOSFET 기본 이론(2)_Stick Diagram 등
이론2024.03.09 00:58[FullCustomIC] MOSFET 기본 이론(2)_Stick Diagram 등

■ pMOS, nMOS 직∙병렬 동작 ⦁ MOSFET 동작 Input nMOS pMOS 0 OFF ON 1 ON OFF ⦁ 직⋅병렬 MOSFET 동작(2개) Input_1 Input_2 직렬 병렬 nMOS pMOS nMOS pMOS 0 0 OFF ON OFF ON 0 1 OFF OFF ON ON 1 0 OFF OFF ON ON 1 1 ON OFF ON OFF 두개 모두 ON이어야 연결 둘 중 하나만 ON이면 연결 ■ Gate Layout Stick Diagram : Layout을 빠르게 만들 수 있다. [Stick Diagram 그리는 법] 1. CMOS Schematic을 그린다. 2. pMOS부 혹은 nMOS부 중 하나를 선택하고 각 FET을 모두 한번씩만 경유하는 길(path)을 찾는다. → 이때 ..

[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates
Study2024.05.09 01:00[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates

1.  반도체 칩 설계 과정   2.  Basys3 FPGA Board 가운데 칩이 FPGA Chip(ARTIX-7 (XC7A35T-CPG236C))  파일 만들기  3.  로직 게이트 설계하기 위와 같이 Datasheet에 각 핀에 연결된 HW가 표기되어 있다.SW0 : V17, SW1 : V16LED0 : U16, LED1 : E19, …  설계 과정1.  Design Source 작성2.  RTL Schematic 확인 & IO Port 설정 IO 포트 설정을 위와같이 코드로 작성할 수 있음   3.  Synthesis → Implementation → Program And Debug 순서로 실행Synthesis(합성) : Verilog code(논리) → HW(물리)로 바꾸는 과정이 과정에서 Ha..

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