Minba's blog

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2024.02.25 13:57

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Study2024.06.03 09:31[VerilogHDL] CPU 기본 구조, 메모리, Counter 설계(Control Unit, Data Path)

#1. CPUCPU 아키텍처에는 크게 CISC와 RISC가 있다. #1-1. CISC(Complex Instruction Set Computer)복잡한 명령어CISC 프로세서에는 매우 복잡하고 단일 명령어로 여러 개의 Low-Level 작업(예: 산술과 결합된 메모리 액세스)을 수행할 수 있는 대규모 명령어 세트가 있다.가변 명령어 길이CISC 아키텍처의 명령어는 길이가 다양할 수 있으므로 더 복잡한 작업이 더 적은 명령어로 인코딩되므로 프로그램 크기가 더 작아질 수 있다.레지스터 적음각 명령어의 복잡성과 기능으로 인해 CISC는 더 적은 수의 레지스터를 가지며 메모리 작업에 더 많이 의존한다.Microcode복잡한 명령어를 프로세서에서 내부적으로 처리하는 간단한 단계로 분해한다.[장점]High-Le..

Study2024.05.22 01:18[VerilogHDL] System Verilog 기초

1. System Verilog 1. Transaction : test를 위한 Data 묶음 a. DUT와 테스트벤치 간의 데이터 전송을 추상화한 것 2. Generator : 입력 Data(Transaction) 생성 3. Driver : Data → H/W 신호 변경 a. Generator에서 생성된 Transaction을 실제 신호로 변환하여 DUT에 전달 b. 인터페이스를 통해 DUT와 통신 c. S/W 개념인 Class를 H/W와 통신하게 해주는 역할 4. Monitor : DUT 출력 신호를 Data(Transaction)으로 변경 a. DUT의 출력을 관찰하여 수집하고, 이를 분석하거나 기록 5. Scoreboard ..

이론2024.03.05 23:31[FullCustomIC] MOSFET 기본 이론(1)_CMOS Schematic 등

■ Introduction ⦁ IC( Intergrated Circuit ) : 집적 회로, 다수의 Transistor가 하나의 칩에 ⦁ VLSI( Very Large Scale Intergration ) : 초 고밀도 집접회로 ★IC의 장점 1. Fast 2. Cheap → 고밀도 = 소형화 = 가격↓ 3. Low Power → 엔지니어가 항상 고려해야하는 3가지 ■ Si SI : 4족(최외각 전자 4개) 원소로 공유 결합은 통해 stable한 상태가 됨 → 부도체 상태 때문에 도핑을 하여 반도체로 사용 - n-type dopant : 5족 원소 사용 → 전자 다수 - p-type dopant : 3족 원소 사용 → 정공 다수 => n-type Mobility = p-type Mobility 2~3배 ..

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2024.07.10 03:10

[전자회로] Project : Distance Measurement Circuit using Supersonic Sensor PPT & PDF

Project : Distance Measurement Circuit using Supersonic Sensor ⦁ 개요 : 차량 후방 감지 및 로봇 청소기 등에 사용하는 거리 측정 회로를 초음파 센서를 이용하여 설계 및 제작 ⦁ 기능 1. 거리 측정 범위최소 거리: 30cm최대 거리: 1m측정 단위: [cm]실시간 거리 측정 2. 회로 구성 요소송신 신호 주파수: 40kHz수신 신호 카운팅 주파수: 17.2kHz3개의 FND(Seven-Segment Display)를 사용하여 거리 표시 3. 설계 및 측정 회로초음파 발진 회로Tx 타이밍 펄스 발진 회로초음파 송신 회로초음파 수신 회로신호 정류 회로신호 검출 회로시간 측정 회로카운팅 펄스 발진 회로카운터/래치 클리어 펄스 회로 ⦁ 개발 기간..

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2024.07.07 23:34

[VerilogHDL] Project : Intelligent Vehicle Control System PPT & PDF

Project : Intelligent Vehicle Control System ⦁ 개요 : Microblaze Soft Process Core CPU(RISC Architecture)를 이용하여 AXI4-Lite Protocol기반 각종 Peripherals 설계 및 UVM 검증을 통한 Intelligent Vehicle Control System 개발 ⦁ 기능 1. Microblaze Soft Process Core CPU & AXI4-Lite Protocol 2. Peripherals 설계 및 UVM 검증 1) UART 2) GPIO 3) FND Controller 4) UART 5) PWM ..

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2024.06.18 09:14

[VerilogHDL] AXI-Lite 구현

1. APB(Advanced Peripheral Bus)저전력, 저가, 간소화된 버스속도가 느린 peripheral을 연결하는데에 사용(TIM, UART 등)위와 같이 비교적 복잡하지 않은 구조를 가지고 있다.(Master 1개, Slave 여러개)7개 Input, 1개 OutputSelect 신호를 통해 Slave를 특정하고 해당 Slave 메모리 안의 데이터를 Address를 이용해 접근한다. APB의 FSM은 위와 같은데ACCESS state에서PREADY == 1이고 더이상 전송이 없으면 IDLE state로 가고PREADY == 0일때는 계속 IDLE state를 유지한다 2. AHB(Advanced High-performance Bus)APB와는 다르게 Arbiter가 존재한다.Sel 신..

[VerilogHDL] RISC-V 기본, RV32I R-Type, IL-Type

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2024.06.18 01:22

[VerilogHDL] RISC-V 기본, RV32I R-Type, IL-Type

1. RISC-VRV32I(Base Integer Instruction Set)를 구현해보자.→ 곱셈, 나눗셈 연산이 없는 정수형 명령어 세트 Instruction 구조(1) : RV32I의 Register File : 32개의 레지스터(2) : 명령어 구조는 32bit 고정(RISC의 특징), R ~ J-Type 구조가 있다. 각 명령어 레지스터에 대한 프로그래밍 권장사항(의미부여) → 굳이 안따라가도 되지만 이런식으로 가이드가 정해져있다. 2. CPU 기본 모듈ALURegister FilePC(Program Counter) RegisterInstruction이 실행할 위치(Instruction Memory)를 가지고 있는 RegisterInstruction MemoryData Memory ..

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2024.06.17 20:40

[FullCustomIC] Project : One Chip Design + 4bit Universal Shift Register PPT & PDF

Project : One Chip Design + 4bit Universal Shift Register ⦁ 개요 : 디지털 회로(Subtractor, MUX, Logic Gates, ...)와 아날로그 회로(CS AMP, Differential AMP)를 하나의 Chip으로 설계 + 4bit Universal Shift Register IP 설계 ⦁ 구성 1. 4bit Universal Shift Regiser 1) Right Shift, Left Shift, Parallel Load a) TGFF로 설계 2. Subtractor, 4bit Adder 3. 16x1 MUX, 8x1 MUX, 4x1 MUX, 2x1 MUX 4. ..

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2024.06.14 01:41

[VerilogHDL] Project : Design RISC-V CPU with AHB-Lite & Peripherals PPT & PDF

Project : Design RISC-V CPU with AHB-Lite & Peripherals ⦁ 개요 : RISC-V RV32I Architecture CPU & AMBA AHB-Lite & Peripherals 설계 및 검증 ⦁ 기능 1. RISC-V RV32I Architecture CPU Core 1) Control Unit, Data Path 2) Single Cycle, Multi Cycle 2. AMBA Simple Bus(AHB Lite) 1) BUS Interconnector 3. Peripherals 1) RAM & ROM 2) GPI 3) GPIO ..

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2024.06.13 22:58

[VerilogHDL] Project : FPGA Multi Function Clock PPT & PDF

Project : FPGA Multi Function Clock ⦁ 개요 : Digilent Basys3를 이용한 FPGA Multi Function Clock 설계 및 검증 ⦁ 기능 1. Clock ↔ Stopwatch 모드 변경 1) 스위치 조작 2) UART 조작 : "Clock" 혹은 "Stopwatch" 입력 2. Clock 모드 : FND 시간 표시 1) 스위치 & 버튼 조작 a) 스위치 : [시 : 분] 혹은 [초 : 밀리초] FND 출력 모드 선택 b) 버튼 : 시간을 설정 & 0으로 설정 2) UART 조작 a) "..

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2024.03.09 00:23

[GDB Online] 온라인 코드 Debugging

■ GDB Onlie : c, c++, JAVA, HTML 등 다양한 언어를 온라인에서 debugging 할 수 있는 사이트입니다. ● 웹사이트 https://www.onlinegdb.com/ GDB online Debugger | Compiler - Code, Compile, Run, Debug online C, C++ Online GDB is online compiler and debugger for C/C++. You can compile, run and debug code with gdb online. Using gcc/g++ as compiler and gdb as debugger. Currently C and C++ languages are supported. www.onlinegdb.com

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2024.03.05 22:50

[Draw.IO] 깔끔한 Diagram 제작

■ Draw.IO : ClassDragram, SW Stack 등 Diagram 제작 사이트입니다. ● 웹사이트 https://app.diagrams.net/ Flowchart Maker & Online Diagram Software Flowchart Maker and Online Diagram Software draw.io is free online diagram software. You can use it as a flowchart maker, network diagram software, to create UML online, as an ER diagram tool, to design database schema, to build BPMN online, as a circuit d app.diagra..

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2024.02.26 19:04

[VEED.IO] 동영상 압축 및 간단한 편집

| VEE.IO : 동영상 압축 및 간단한 편집 사이트입니다. - 사용법 1. 웹사이트 이동 https://www.veed.io/ko-KR/tools/video-compressor Compress Video - No Loss in Video Quality - VEED.IO VEED is the best online video compressor software - simple, automatic, and compatible with all file formats. Compress your videos without sacrificing quality. www.veed.io 2. 파일 업로드 클릭 3. 드래그앤드롭 or 파일 업로드 4. 원하는 품질 선택 후 Compress Video 클릭 5. 다운로드 ..

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