1. 4bit Adder Half Adder 1개, Full Adder 3개가 직렬로 이어져 있는 형태 → 각각의 Adder가 각 자리수에 대한 연산 시행 test setup VDD VSS VINH source type DC 1V DC 0V Pulse Voltage range x x 0 ~ 1V Period x x 20n Delay time x x 0s Rise time x x 1ps Fall time x x 1ps Pulse width x x 10n Simulation time 30ns 0111 (VING, VINE, VINC, VINA) x100 (VINH, VINF, VIND, VINB) → VINH의 값만 0, 1로 바꾸어 연산 결과 확인 VINH = 0) 0111 + 0100 (7+4) = 10..

1. XOR Gate ⦁ Truth Table VINA VINB VOUT 0 0 0 0 1 1 1 0 1 1 1 0 X = A ⊕ B = A’B + B’A ⇒ Input 2개가 서로 다를 때 1 출력 → 덧셈과 유사 (1) Logic Level Design → TR 22개 (2) Switch Level Design → TR 6개 2. Adder Half Adder(carry X) : 17 + 15 = 2 Full Adder(carry O) : 17 + 15 = 32 3. Half Adder : 덧셈 연산을 수행하는 디지털 회로 Truth Table VINA VINB S(out) C(out) 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 S = A’B + AB’ (XOR Gate) C = AB ..

Swtich Level Design ⦁ Logic Level Design은 AND, OR 등 논리 게이트를 이용하여 설계하는 방법 ⦁ Switch Level Design은 스위치 상태를 고려하여 설계하는 방법(Switch 이용) 위 Switch의 특이한 점은 Source와 Body가 연결되어 있지 않다. (pMOS Gate와 nMOS Gate가 둘 다 S0여서 정상동작하는 스위치는 아니지만 여기서는 Switch Level Design을 이해하기 위해 최대한 단순하게 표현) 각 Gate로 S0라는 control 신호가 입력되고 VIN이 pMOS Source와 nMOS Drain으로 입력 즉, 입력 단자가 2개(VDD, VSS 제외) → VIN으로 특정 신호를 흘려보내면 S0로 제어하여 VOUT으로 신호 출..

■ Finger-type : Layout 설계할 때 Gate를 병렬로 여러개로 나누는 것 1. 2NAND Gate Layout - 앞서 2NAND Gate Schematic에서 pMOS Width = 2.53u 인 것을 알아냈기 때문에 위처럼 세팅을 한다. - 위 세팅은 MOSFET 하나가 아니라 두 개를 이어붙인 세팅이다. (pMOS 하나일 때 Total Width = 2.53u) - 2개의 MOSFET을 2Finger 세팅 하지 않으면 크기가 커져 공통 단자를 묶어 2Finger로 세팅한다. Stick Diagram을 그리면 Layout을 쉽게 그릴 수 있다. (하지만 회로가 점점 복잡해지면 Stick Diagram이 오히려 어려워질 수 있어 그때는 Schematic만 보고 그리는 것이 좋다.) 2...

NOT Gate ⦁ Truth Table VIN VOUT 0 1 1 0 → nMOS channel Width가 1u일 때 pMOS channel Width를 찾아야한다. → pMOS w = 2.91u일 때, pMOS ON 전류와 nMOS ON 전류 거의 같음(VIN, VOUT 그래프 만나는 지점이 거의 중앙) (VOUT = 1 → pMOS ON, nMOS OFF) (VOUT = 0 → pMOS OFF, nMOS ON) 2NAND Gate ⦁ Truth Table VINA VINB VOUT 0 0 1 0 1 1 1 0 1 1 1 0 @ VINA = 1) VINB = 0 → VOUT = 1, VINB = 1 → VOUT = 0 ⇒ NOT과 같음(VINA = 1 고정하고 NOT처럼 시뮬레이션) → nMOS c..

■ MOS Capacitor : Metal - Oxide - Semiconductor로 이루어진 Capacitor : MOSFET에서 [GATE - Si02(절연체) - BODY] 는 Capcitor와 같은 형태 ⦁ Gate 전압에 따라 Accumulation(축적), Depletion(공핍), Inversion(반전) 3가지 상태 @ Body p+ Substrate 가정) (a) : Accumulation (축적) - 조건 : Gate 전압 < 0 - channel X → MOSFET OFF → Drain-Source 전류 X (b) : Depletion (공핍) - 조건 : 0< Gate 전압 < Vth - 완전한 n-channel 형성 전 → MOSFET OFF → Drain-Source 전류 X ..