Project : One Chip Design + 4bit Universal Shift Register ⦁  개요 : 디지털 회로(Subtractor, MUX, Logic Gates, ...)와 아날로그 회로(CS AMP, Differential AMP)를 하나의 Chip으로 설계 + 4bit Universal Shift Register IP 설계 ⦁  구성     1. 4bit Universal Shift Regiser           1) Right Shift, Left Shift, Parallel Load                 a) TGFF로 설계     2. Subtractor, 4bit Adder     3. 16x1 MUX, 8x1 MUX, 4x1 MUX, 2x1 MUX     4. ..

1. 4bit Adder Half Adder 1개, Full Adder 3개가 직렬로 이어져 있는 형태 → 각각의 Adder가 각 자리수에 대한 연산 시행 test setup VDD VSS VINH source type DC 1V DC 0V Pulse Voltage range x x 0 ~ 1V Period x x 20n Delay time x x 0s Rise time x x 1ps Fall time x x 1ps Pulse width x x 10n Simulation time 30ns 0111 (VING, VINE, VINC, VINA) x100 (VINH, VINF, VIND, VINB) → VINH의 값만 0, 1로 바꾸어 연산 결과 확인 VINH = 0) 0111 + 0100 (7+4) = 10..

1. XOR Gate ⦁ Truth Table VINA VINB VOUT 0 0 0 0 1 1 1 0 1 1 1 0 X = A ⊕ B = A’B + B’A ⇒ Input 2개가 서로 다를 때 1 출력 → 덧셈과 유사 (1) Logic Level Design → TR 22개 (2) Switch Level Design → TR 6개 2. Adder Half Adder(carry X) : 17 + 15 = 2 Full Adder(carry O) : 17 + 15 = 32 3. Half Adder : 덧셈 연산을 수행하는 디지털 회로 Truth Table VINA VINB S(out) C(out) 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 S = A’B + AB’ (XOR Gate) C = AB ..

1. 4x1 MUX(Logic) ⦁ Truth Table VINA VINB VINC VIND S0 S1 VOUT A B C D 0 0 A A B C D 1 0 B A B C D 0 1 C A B C D 1 1 D 2. 4x1 MUX(Switch) 3. 8x1 MUX(Logic) ⦁ Truth Table S2 S1 S0 VOUT 0 0 0 VINA 0 0 1 VINB 0 1 0 VINC 0 1 1 VIND 1 0 0 VINE 1 0 1 VINF 1 1 0 VING 1 1 1 VINH 4. 8x1 MUX(Switch) 5. 16x1 MUX(Logic) ⦁ Truth Table S3 S2 S1 S0 VOUT 0 0 0 0 VINA 0 0 0 1 VINB 0 0 1 0 VINC 0 0 1 1 VIND 0 1 0..

Swtich Level Design ⦁ Logic Level Design은 AND, OR 등 논리 게이트를 이용하여 설계하는 방법 ⦁ Switch Level Design은 스위치 상태를 고려하여 설계하는 방법(Switch 이용) 위 Switch의 특이한 점은 Source와 Body가 연결되어 있지 않다. (pMOS Gate와 nMOS Gate가 둘 다 S0여서 정상동작하는 스위치는 아니지만 여기서는 Switch Level Design을 이해하기 위해 최대한 단순하게 표현) 각 Gate로 S0라는 control 신호가 입력되고 VIN이 pMOS Source와 nMOS Drain으로 입력 즉, 입력 단자가 2개(VDD, VSS 제외) → VIN으로 특정 신호를 흘려보내면 S0로 제어하여 VOUT으로 신호 출..

1. 4NAND Gate ⦁ 4NAND Truth Table VINA VINB VINC VIND VOUT 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 - pMOS w = 2.14u, nMOS w = 1u - pMOS Finger Width : 2.14u, Total Width : 8.56u - nMOS Finger Width : 1u, Total Width : 4u 2. 4NOR Gate ⦁ 4NOR Truth Table VINA VINB VINC VIND VOUT ..