[VerilogHDL] HalfAdder, FullAdder, 4bit Adder
VerilogHDL/Study2024. 5. 9. 01:15[VerilogHDL] HalfAdder, FullAdder, 4bit Adder

1.  Half Adder S = A’B + AB’ (XOR Gate)C = AB (AND Gate)module HalfAdder( // Port list input a, input b, output Sum, output Carry ); // Design Circuit assign Sum = a ^ b; assign Carry = a & b;endmodule  Simualtionmodule tb_HalfAdder(); reg a; reg b; wire Sum; wire Carry; HalfAdder test_HA( .a(a), .b(b), .Sum(Sum), ...

[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates
VerilogHDL/Study2024. 5. 9. 01:00[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates

1.  반도체 칩 설계 과정   2.  Basys3 FPGA Board 가운데 칩이 FPGA Chip(ARTIX-7 (XC7A35T-CPG236C))  파일 만들기  3.  로직 게이트 설계하기 위와 같이 Datasheet에 각 핀에 연결된 HW가 표기되어 있다.SW0 : V17, SW1 : V16LED0 : U16, LED1 : E19, …  설계 과정1.  Design Source 작성2.  RTL Schematic 확인 & IO Port 설정 IO 포트 설정을 위와같이 코드로 작성할 수 있음   3.  Synthesis → Implementation → Program And Debug 순서로 실행Synthesis(합성) : Verilog code(논리) → HW(물리)로 바꾸는 과정이 과정에서 Ha..

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