[VerilogHDL] AXI-Lite 구현
VerilogHDL/Study2024. 6. 18. 09:14[VerilogHDL] AXI-Lite 구현

1.  APB(Advanced Peripheral Bus)저전력, 저가, 간소화된 버스속도가 느린 peripheral을 연결하는데에 사용(TIM, UART 등)위와 같이 비교적 복잡하지 않은 구조를 가지고 있다.(Master 1개, Slave 여러개)7개 Input, 1개 OutputSelect 신호를 통해 Slave를 특정하고 해당 Slave 메모리 안의 데이터를 Address를 이용해 접근한다. APB의 FSM은 위와 같은데ACCESS state에서PREADY == 1이고 더이상 전송이 없으면 IDLE state로 가고PREADY == 0일때는 계속 IDLE state를 유지한다  2.  AHB(Advanced High-performance Bus)APB와는 다르게 Arbiter가 존재한다.Sel 신..

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