Notice
Popular
[VerilogHDL] FSM 코딩(Moore, Mealy) - 버튼, UpCounter
Study2024.05.19 23:59[VerilogHDL] FSM 코딩(Moore, Mealy) - 버튼, UpCounter

1.  FSM(Finite State Machine) (1) Moore 머신 : 출력이 현재 상태에 의해서만 결정Present State  Next State Output  input 0input 1 S0S1S00S1S1S01(2) Mealy 머신 : 출력이 현재 상태와 입력에 의해서 결정 Present State Next State Output  input 0input 1input 0input 1S0S1S010S1S1S010  Next-State LogicNext State를 계산, 결정하는 회로현재 상태 및 입력에 따라 다음 상태를 결정State Registerclk edge에서 현재 State update(저장) ← state = next_state 형식으로..Output Logic현재 S..

[FullCustomIC] Cadence Virtuoso_4x1 MUX(Logic, Switch), 8x1 MUX(Logic, Switch), 16x1 MUX(Logic, Switch)
Study2024.04.20 22:24[FullCustomIC] Cadence Virtuoso_4x1 MUX(Logic, Switch), 8x1 MUX(Logic, Switch), 16x1 MUX(Logic, Switch)

1. 4x1 MUX(Logic) ⦁ Truth Table VINA VINB VINC VIND S0 S1 VOUT A B C D 0 0 A A B C D 1 0 B A B C D 0 1 C A B C D 1 1 D 2. 4x1 MUX(Switch) 3. 8x1 MUX(Logic) ⦁ Truth Table S2 S1 S0 VOUT 0 0 0 VINA 0 0 1 VINB 0 1 0 VINC 0 1 1 VIND 1 0 0 VINE 1 0 1 VINF 1 1 0 VING 1 1 1 VINH 4. 8x1 MUX(Switch) 5. 16x1 MUX(Logic) ⦁ Truth Table S3 S2 S1 S0 VOUT 0 0 0 0 VINA 0 0 0 1 VINB 0 0 1 0 VINC 0 0 1 1 VIND 0 1 0..

[VerilogHDL] AXI-Lite 구현
Study2024.06.18 09:14[VerilogHDL] AXI-Lite 구현

1.  APB(Advanced Peripheral Bus)저전력, 저가, 간소화된 버스속도가 느린 peripheral을 연결하는데에 사용(TIM, UART 등)위와 같이 비교적 복잡하지 않은 구조를 가지고 있다.(Master 1개, Slave 여러개)7개 Input, 1개 OutputSelect 신호를 통해 Slave를 특정하고 해당 Slave 메모리 안의 데이터를 Address를 이용해 접근한다. APB의 FSM은 위와 같은데ACCESS state에서PREADY == 1이고 더이상 전송이 없으면 IDLE state로 가고PREADY == 0일때는 계속 IDLE state를 유지한다  2.  AHB(Advanced High-performance Bus)APB와는 다르게 Arbiter가 존재한다.Sel 신..

New
Recommend
image