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[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates
Study2024.05.09 01:00[VerilogHDL] 반도체 칩 설계과정, Vivado 시작하기, 시뮬레이션, Logic Gates

1.  반도체 칩 설계 과정   2.  Basys3 FPGA Board 가운데 칩이 FPGA Chip(ARTIX-7 (XC7A35T-CPG236C))  파일 만들기  3.  로직 게이트 설계하기 위와 같이 Datasheet에 각 핀에 연결된 HW가 표기되어 있다.SW0 : V17, SW1 : V16LED0 : U16, LED1 : E19, …  설계 과정1.  Design Source 작성2.  RTL Schematic 확인 & IO Port 설정 IO 포트 설정을 위와같이 코드로 작성할 수 있음   3.  Synthesis → Implementation → Program And Debug 순서로 실행Synthesis(합성) : Verilog code(논리) → HW(물리)로 바꾸는 과정이 과정에서 Ha..

[FullCustomIC] Cadence Virtuoso_4x1 MUX(Logic, Switch), 8x1 MUX(Logic, Switch), 16x1 MUX(Logic, Switch)
Study2024.04.20 22:24[FullCustomIC] Cadence Virtuoso_4x1 MUX(Logic, Switch), 8x1 MUX(Logic, Switch), 16x1 MUX(Logic, Switch)

1. 4x1 MUX(Logic) ⦁ Truth Table VINA VINB VINC VIND S0 S1 VOUT A B C D 0 0 A A B C D 1 0 B A B C D 0 1 C A B C D 1 1 D 2. 4x1 MUX(Switch) 3. 8x1 MUX(Logic) ⦁ Truth Table S2 S1 S0 VOUT 0 0 0 VINA 0 0 1 VINB 0 1 0 VINC 0 1 1 VIND 1 0 0 VINE 1 0 1 VINF 1 1 0 VING 1 1 1 VINH 4. 8x1 MUX(Switch) 5. 16x1 MUX(Logic) ⦁ Truth Table S3 S2 S1 S0 VOUT 0 0 0 0 VINA 0 0 0 1 VINB 0 0 1 0 VINC 0 0 1 1 VIND 0 1 0..

[ARM] STM32_Serial Communication(UART), Queue
2_Study2024.04.29 23:43[ARM] STM32_Serial Communication(UART), Queue

1.  Serial Communication   동기/비동기 통신 방식 핀 다중 통신여부 Slave구분 방법 속도 UART비동기전이중(Full Duplex)TxD, Rxd1:1 통신XCLK이 없어 속도의 제한이 있음I2C동기반이중(Half Duplex)SCL, SDA1:n 통신AddressSPI보다 느림SPI동기전이중(Full Duplex)CLOCK, MOSI, MISO, CS1:n 통신CS(Chip Select)제일 빠름 특징I2C반이중 통신으로 송수신 동시 불가데이터 전송에 Address 송신, ACK bit 수신 프로토콜이 추가되어 속도가 SPI에 비해 느림(100kHz, 400kHz)핀 개수 적음Pull-up 저항 필요SPI속도 가장 빠름 (Mbps)각 Slave별로 CS핀이 필요하여 핀..

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