[FullCustomIC] Cadence Virtuoso_Switch, 2x1 MUX(Switch)

Swtich Level Design

⦁ Logic Level Design은 AND, OR 등 논리 게이트를 이용하여 설계하는 방법

⦁ Switch Level Design은 스위치 상태를 고려하여 설계하는 방법(Switch 이용)

 

위 Switch의 특이한 점은 Source와 Body가 연결되어 있지 않다.

(pMOS Gate와 nMOS Gate가 둘 다 S0여서 정상동작하는 스위치는 아니지만 여기서는 Switch Level Design을 이해하기 위해 최대한 단순하게 표현)

각 Gate로 S0라는 control 신호가 입력되고 VIN이 pMOS Source와 nMOS Drain으로 입력

즉, 입력 단자가 2개(VDD, VSS 제외)

 → VIN으로 특정 신호를 흘려보내면 S0로 제어하여 VOUT으로 신호 출력 가능

(Source와 Body를 묶어버리면 0(VSS) 또는 1(VDD)만 출력하고 신호를 출력할 수는 없다. (입력 단자 VIN 1개))

(좌) : Schematic  /  (우) : Layout

→ pMOS Width는 NOT Gate Simulation 결과를 통해 알 수 있다.(똑같이 pMOS 1개, nMOS 1개 사용) = 2.91u

→ Schematic에서 Source와 Body가 연결되어 있지 않아 Layout에서도 VDD, VSS와 연결이 되어 있지 않는 것을 볼 수 있다.

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2x1 MUX(Switch)

 

이전 글 : 2x1 MUX(Logic)

[FullCustomIC] Cadence Virtuoso_4NAND, 4NOR, 2x1 MUX(Logic)

이전에 설계하였던 2x1 MUX는 2NAND Gate 3개를 연결한 Logic Level Design이고

이번에는 Switch를 이용하여 Switch Level 2x1 MUX Design한다.

Schematic상 Trasistor 6개

(1) : Schematic / (2) : Symbol / (2) : test

⦁ test set

	VDD	VSS	VINA	VINB	S0
source type	DC 1V	DC 0V	DC 1V	Pulse	Pulse
Voltage range	x	x	x	0 ~ 1V	0 ~ 1V
Period	x	x	x	50ns	400ns
Delay time	x	x	x	0s	0s
Rise time	x	x	x	1ps	1ps
Fall time	x	x	x	1ps	1ps
Pulse width	x	x	x	25ns	200ns
Simulation time	1.2us

2x1 MUX(Switch) Simulation

→ Simulation 결과가 이전 Logic Level Design과 같은 것을 볼 수 있다.

2x1 MUX(Switch) Layout

DRC  /  LVS

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비교

(좌) : 2x1 MUX(Logic)  /  (우) : 2x1 MUX(Switch)

Switch Level Design이 Logic Level Design보다 훨씬 작은 것을 확인할 수 있다.(TR개수 14개 → 6개)

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